قیمت محصول :     10000 تومان
  افزودن به سبد خرید

سبد خرید

  • سبد خریدتان خالی است.
  • تاریخ ارائه محصول : 09 / 08 / 2019
  • بازدید : 90 بار
  • دسته بندی :
  • امتیاز کاربران :

طراحی و پیاده سازی یک VCOI-Q در پروسه?.???m تکنولوژی CMOS با فرکا نس مرکزی GHz? و با دقت فاز بهتر از ?.? درجه و jitter بهتر از ?psec

 

این پایان نامه ، یک ساختار اسیلاتوری کنترل شونده با ولتاژ جهت تولید سیگنال های I  و Q را در فرکانس مرکزی ۴GHz را ارائه می‏دهد.مهمترین عوامل در طراحی چنین اسیلاتورهایی ، توان مصرفی ، نویز فاز و میزان دقیق بودن سیگنال های I  و Q است. دقت بالای این سیگنال ها در گیرنده های حذف کننده ی image  بسیار ضروری می باشد.

از جمله روش های تولید سیگنال های I  و Q ، استفاده از شبکه یRC-CR  ، تکنیک injection-coupled  و استفاده از ترکیب اسیلاتور با تقسیم کننده های فرکانسی است. ولی این روش ها دقت کافی ندارند. همچنین، استفاده از ولتاژهای تنظیم کننده‏ی خارج از سیستم جهت تنظیم سیگنال های I  و Q ، راهکار مناسبی نیست.

در این پایان نامه، برای تولید سیگنال های I  و Q از دو اسیلاتور کنترل شونده با ولتاژ و ترانزیستورهایcoupling  استفاده شده است. با تنظیم نسبت اندازه‏ی ترانزیستورهای مدار اصلی و ترانزیستورهای coupling  ،اثر افزایش نویز فاز کاهش یافته است.

همچنین از دو ساختار فیدبک داخلی، بر مبنای ایده ها و راهنمایی های طراحی جناب آقای دکتر حدیدی، جهت تنظیم سیگنال های I  و Q استفاده شده است. ساختار اول جهت از بین بردن اثر عدم تطبیق بین ترانزیستورهای مدار اصلی است . این ساختار بر اساس انتگرال گیری و تصحیح خطا از طریق فیدبک و اعمال جریان می باشد. ساختار دوم نیز جهت از بین بردن اثر عدم تطبیق  شبکه ی LCمی‏باشد. این اثر که به صورت عدم یکسان بودن دامنه ها ظاهر می‏شود ، با کمک یکسوکننده ها و فیلترها و نیز Amplifier  جدیدی که ارائه شده است ،برآورد شده و از طریق فیدبک و اعمال ولتاژ tuning ، به طرز قابل توجهی کاهش می یابد.

در ادامه، Layout مربوطبه ساختار کل مدار به همراه ساختار های فیدبک و بافرهای خروجی در ابعاد ۲۴۰µm×۳۶۰µmارائه شده است.

جهت به دست آوردن نتایج عملکرد مدار، نتایج Extract شده از Layout را در نظر گرفته ایم. همچنین منبع ولتاژ را با نویز هایی تا ۱۵GHz شامل هارمونیک هایی از فرکانس اصلی مدار به همراه هارمونیک های دیگر در نظر گرفته ایم.همچنین شبکه های سلفی نسبت به هم با ۱۰% خطا در نظر گرفته شده اند. میزان خطاهای اندازه گیری شده قبل و بعد از بافر، به ترتیب ۰٫۱۳ و.۰۸?درجه می‏باشند.

همچنین برای رسیدن به سیگنال های خروجی بسیار خطی از ساختار دیفرانسیلی جهت طراحی هر کدام از نوسان کننده ها استفاده شده است . با توجه به شرایط ذکر شده، میزان THD اندازه گیری شده قبل و بعد از بافر، به ترتیب ?۲dB و ?۵dBمی‏باشند.

با توجه به ساختار پیشنهادی ، میزان توان مصرفی پایین و در حد ۳۶٫?mwبرای ولتاژ منبع ?.?ولت می‏باشد. این ساختار در تکنولوژی  m µ??.?TSMCطراحی شده است.

با توجه به LC  بودن و ساختار اسیلاتور ، میزان توان مصرفی و نویز فاز و در نتیجه میزان Jitter نسبت به اسیلاتور حلقوی پایین می‏باشد. . با توجه به شرایط ذکر شده، میزان jitter اندازه گیری شده در این ساختار قبل و بعد از بافر، به ترتیب  ۸۱۲ fsو ۸۳۷fs می‏باشند.

همچنین در این ساختار ازvaractor های دیفرانسیلی جهت افزایش میزان Tuning  استفاده شده است. با توجه به فرکانس مرکزی ?GHz ، tuning از ?.۵۸GHz    تا  ?.۶GHzبه میزان %?۲٫۵ می‏باشد.

 

افزودن به سبد خرید
مطلب مفیدی برای شما بود ؟؟ پس به اشتراک بگذارید برای دوستانتان

دیدگاه کاربران ...

    لطفا قبل از ارسال سئوال یا دیدگاه سئوالات متداول را بخونید.
    جهت رفع سوالات و مشکلات خود از سیستم پشتیبانی سایت استفاده نمایید .
    دیدگاه ارسال شده توسط شما ، پس از تایید توسط مدیران سایت منتشر خواهد شد.
    دیدگاهی که به غیر از زبان فارسی یا غیر مرتبط با مطلب باشد منتشر نخواهد شد.

    دیدگاه خود را بیان کنید

0