قیمت محصول :     10000 تومان
  افزودن به سبد خرید

سبد خرید

  • سبد خریدتان خالی است.
  • تاریخ ارائه محصول : 09 / 08 / 2019
  • بازدید : 193 بار
  • دسته بندی :
  • امتیاز کاربران :

بررسی الگوریتم‌های بهینه رمزنگاری مقاوم به‌منظور پیاده‌سازی روی FPGA

توابع درهم‌ساز نوعی تابع چکیده ساز است که در تمامی طراحی‌های رمزنگاری و پروتکل‌های امنیتی جهت تولید اعداد تصادفی و مکانیزم ذخیره رمز عبور احراز هویت و امضای دیجیتالی در دنیای دیجیتال مورداستفاده قرار می‌گیرد.

موسسه ملی استاندارد و فناوری، مسابقه‌ای را برای بهبود بخشیدن الگوریتم‌های چکیده ساز رایج، آغاز کرد الگوریتم‌های چکیده ساز ارسالی به این مسابقه که SHA-3 نام‌گذاری شد، شامل ۵ الگوریتم مقاوم که توانست به دور پایانی مسابقات راه یابد از طرفی الگوریتم JH در دور پایانی به‌عنوان الگوریتم دوم مسابقات معرفی شود لذا هدف این پایان‌نامه بررسی الگوریتم چکیده ساز JH به‌منظور پیاده‌سازی روی FPGA بوده است در این الگوریتم، مشاهدات به‌دست‌آمده شامل منابع واهی نیستند. این شبیه‌سازی‌ها نشان می‌دهند که عملکرد الگوریتم چکیده ساز JH به چه میزان توانسته است روی FPGA شبیه‌سازی و سنتز شود.

 

افزودن به سبد خرید
مطلب مفیدی برای شما بود ؟؟ پس به اشتراک بگذارید برای دوستانتان

دیدگاه کاربران ...

    لطفا قبل از ارسال سئوال یا دیدگاه سئوالات متداول را بخونید.
    جهت رفع سوالات و مشکلات خود از سیستم پشتیبانی سایت استفاده نمایید .
    دیدگاه ارسال شده توسط شما ، پس از تایید توسط مدیران سایت منتشر خواهد شد.
    دیدگاهی که به غیر از زبان فارسی یا غیر مرتبط با مطلب باشد منتشر نخواهد شد.

    دیدگاه خود را بیان کنید

0